IEEE 1800-2009
SystemVerilog - 統一ハードウェア設計仕様および検証言語 (IEEE Computer Society)

規格番号

IEEE 1800-2009

制定年

2009

出版団体

IEEE - The Institute of Electrical and Electronics Engineers@ Inc.

状態

入れ替わる

に置き換えられる

IEEE 1800-2012

最新版

IEEE 1800-2023

範囲

この SystemVerilog 標準 (IEEE Std 1800) は、統一されたハードウェア設計@仕様@および検証言語です。 IEEE Std 1364TM-2005 Verilog は設計言語です。 どちらの標準も 2005 年 11 月に IEEE-SASB によって承認されました。 この標準は、正誤表の修正と解決策を含む IEEE 1364 Verilog および IEEE 1800 SystemVerilog 標準@の新しいリビジョンを作成します@ 拡張機能@ 強化されたアサーション言語@ Verilog 言語リファレンス マニュアル (LRM) の合併) と SystemVerilog 1800 LRM を単一の LRM@ に統合し、Verilog-AMS@ と統合し、SystemC や VHDL などの他の言語との相互運用性を確保します。 目的 このプロジェクトの目的は、EDA@ Semiconductor@ およびシステム設計コミュニティに、堅固で明確に定義された IEEE Unified Hardware Design@ 仕様および検証標準言語 @ を提供すると同時に、現在の IEEE 1800 SystemVerilog 標準に対するエラッタの解決と拡張機能の開発を行うことです。 この言語は、設計者が現在使用しているハードウェア記述言語を共存@相互運用可能@場合によってはマージ@し、強化するように設計されています。

IEEE 1800-2009 発売履歴

• 1970 IEEE 1800-2023 SystemVerilog の IEEE 標準 -- 統一されたハードウェア設計、仕様、および検証言語
• 2017 IEEE 1800-2017 SystemVerilog - 統一ハードウェア設計仕様および検証言語 (IEEE Computer Society)
• 2012 IEEE 1800-2012 Verilog システムの IEEE 標準、標準のハードウェア設計、仕様、および検証言語
• 2009 IEEE 1800-2009 SystemVerilog - 統一ハードウェア設計仕様および検証言語 (IEEE Computer Society)
• 2005 IEEE 1800-2005 Verilog システム 標準のハードウェア設計、仕様、および検証言語