IEC 62530:2011 システムレベルのハードウェア記述言語、統一されたハードウェア設計、仕様、認定言語規格と仕様

範囲: この SystemVerilog 標準 (IEEE Std 1800) は、統一されたハードウェア設計@仕様@および検証言語です。 IEEE Std 1364TM-2005 Verilog は設計言語です。どちらの標準も 2005 年 11 月に IEEE-SASB によって承認されました。この標準は、正誤表の修正と解決策を含む IEEE 1364 Verilog および IEEE 1800 SystemVerilog 標準@の新しいリビジョンを作成します@ 拡張機能@ 強化されたアサーション言語@ Verilog 言語リファレンスマニュアル (LRM) の合併) と SystemVerilog 1800 LRM を単一の LRM@ に統合し、Verilog-AMS@ と統合し、SystemC や VHDL などの他の言語との相互運用性を確保します。目的このプロジェクトの目的は、EDA@ Semiconductor@ およびシステム設計コミュニティに、堅固で明確に定義された IEEE Unified Hardware Design@ 仕様および検証標準言語 @ を提供すると同時に、現在の IEEE 1800 SystemVerilog 標準に対するエラッタの解決と拡張機能の開発を行うことです。この言語は、設計者が現在使用しているハードウェア記述言語を共存@相互運用可能@場合によってはマージ@し、強化するように設計されています。

IEC 62530:2011 発売履歴

2021 IEC 62530:2021 システムレベルのハードウェア記述言語、統一されたハードウェア設計、仕様、認定言語
2011 IEC 62530:2011*IEEE Std 1800:2011 IEEE/IEC 国際標準 SystemVerilog - 統一されたハードウェア設計、仕様、および検証言語
2007 IEC 62530:2007 システムレベルのハードウェア記述言語標準、統一されたハードウェア設計、仕様、認定言語