JEDEC JEP147-2003
Moderate Network Analysis (VNA) を使用して入力容量をテストする手順

規格番号

JEDEC JEP147-2003

制定年

2003

出版団体

(U.S.) Joint Electron Device Engineering Council Soild State Technology Association

最新版

JEDEC JEP147-2003

範囲

この手順は、SSTL (Stub Series Terminated Logic) インターフェイスを備えたデバイスのピン入力容量の VNA (Vector Network Analyzer) ベースの測定を目的としています。 この手順では、入力容量を測定するための特定の方法は必須ではありません。 これは、コンポーネントの仕様で定義されている入力容量の値と併せてコンポーネントの仕様で明示的に参照されている場合にのみ、必須であると見なされます。

JEDEC JEP147-2003 発売履歴

• 2003 JEDEC JEP147-2003 Moderate Network Analysis (VNA) を使用して入力容量をテストする手順