IEEE 1149.6-2015
先進デジタルネットワークのバウンダリスキャンテスト (IEEE Computer Society)

規格番号

IEEE 1149.6-2015

制定年

2015

出版団体

IEEE - The Institute of Electrical and Electronics Engineers@ Inc.

最新版

IEEE 1149.6-2015

範囲

この規格は、IEEE Std 1149.1 の拡張を定義します。 高度なデジタル ネットワークのシンプル@堅牢@、侵入を最小限に抑えたバウンダリ スキャン テストを保証するために必要なバウンダリ スキャン構造と方法を標準化することです。 1 このようなネットワークは、既存の標準@では適切に対処されていません@、特に AC 結合されたネットワークの場合は @差分@、またはその両方。 この規格によって有効になるテストは、従来のデジタル ネットワークの IEEE Std 1149.1 テストと並行して、また IEEE Std 1149.4? と連携して動作します。 従来のアナログネットワークのテスト。 この規格は、新しい I/O テスト構造をサポートするために必要なソフトウェアと IEEE Std 1149.1@ のバウンダリ スキャン記述言語 (BSDL) 拡張機能も指定します。 目的 既存のバウンダリ スキャン テスト規格 (IEEE Std 1149.1@IEEE Std 1149.4) は、非常に高速 (1+ Gb/s) での AC 結合 @ 差動相互接続など、ますます一般化している @ 新しいデジタル ネットワーク トポロジ @ の一部に完全には対応していません。 デジタルデータパス。 IEEE Std 1149.1 の構造と方法は、静的 (DC 結合)@ シングルエンド ネットワークをテストすることを目的としています。 AC 結合は静的信号をブロックするため、動的 (AC 結合) デジタル ネットワーク@ をテストすることはできません。 差動ネットワークは、IEEE Std 1149.1@ によっても不十分にテストされており、差動ドライバまたはレシーバとチップ パッドの間に境界セルを挿入するか (これにより、許容できないパフォーマンス低下が生じることがよくあります)@、または差動ドライバとチップ パッドの前に単一の境界セルを挿入する必要があります。 差動レシーバーの後（これにより、制御性と観測性が低下し、多くの基板アセンブリの欠陥が検出できなくなります）。 IEEE Std 1149.4 の構造と方法は、アナログ ネットワーク@をテストすることを目的としており、ほとんどの場合、これらの新しいデジタル ネットワークもテストできません。 具体的には、@ IEEE Std 1149.4 は、テスト用に動的 (時間変化する) またはアナログ信号を注入する機会を提供します @ が、アナログ テストを目的としたこれらの構造は、多くの場合、高速チップ設計 @ にとっては煩わしすぎる (パフォーマンスとピン数への影響が大きすぎる) ものです。 また、デジタル回路のテストには必要のない追加のリソースとテスト アプリケーション時間が必要になります。 最後に、非常に高速なロジックにより、IEEE Std 1149.1 では考慮されていなかった新しい制限がテスト構造に課されます。 1 参考文献の情報は第 2 項に記載されています。

IEEE 1149.6-2015 発売履歴

• 2015 IEEE 1149.6-2015 先進デジタルネットワークのバウンダリスキャンテスト (IEEE Computer Society)
• 2003 IEEE 1149.6-2003 高度なデジタルネットワークのバウンダリスキャンテスト